内容简介
本书主要讲述基于IEEE Std 1364—2001版本的Verilog硬件描述语言，着重讲述了如何Verilog进行数字系统的设计、验证及综合。根据数字集成电路设计的工程需求，本书重点关testbench的设计编写、验证和测试技术，深入讲述基于VerilogHDL的开关级、门级、寄存器传输(RTL)、行为级和系统级建模技术，从而使读者能尽快掌握硬件电路和系统的高效Verilog编程技术。书中把RTL描述、电路综合和testbench验证测试技术紧密结合，给出了多个从设计描述到验证的RTL数字电路模块和系统的设计实例。
本书的设计与讲解由浅入深，对于ASIC设计工程师来说，本书是一本非常好的自学教材，既适合高年级本科生作为教材，也适合研究生第一年的课程需求。作为本科生和研究的数字系统设计知识和计算机组织结构知识的补充，本书也很有价值。